무어의 법칙에 의해 수행되는 손놀림보다 더 큰 마술 행위는 기술 분야에서 없다. 한때 손바닥에 딱 맞았던 전자 부품은 오래 전에 원자가 되어 우리 세계에서 사라져 양자 영역에 거주하게 되었다. 그러나 우리는 지금 이러한 추세의 쓰라린 한계를 극복하고 있다.  

이번 주 네이처(Nature)에 발표된 논문에서 상하이 칭화대학교(Tsinghua University)의 과학자들은 길이가 0.34나노미터(nm)인 그래핀 트랜지스터 게이트를 만들었다고 썼다.

트랜지스터를 켜고 끄는 칩 부품인 게이트는 트랜지스터 크기의 중요한 척도이다. 이전 연구에서는 이미 게이트 길이를 1나노미터 이하로 밀어붙였다. 게이트 길이를 단일 원자의 크기로 축소함으로써 최신 연구는 이기기 힘든 새로운 기록을 세웠다.

논문의 수석 저자인 Tian-Ling Ren은 IEEE Spectrum에 "미래에는 사람들이 게이트 길이를 0.34nm보다 작게 만드는 것이 거의 불가능할 것"이라고 말했다. "무어의 법칙에 대한 마지막 노드가 될 수 있다."

2D 샌드위치 에칭

트랜지스터에는 소스, 드레인, 채널 및 게이트와 같은 몇 가지 핵심 구성 요소가 있다. 전류는 소스에서 채널을 통해 게이트를 지나 드레인으로 흐른다. 게이트는 적용된 전압에 따라 이 전류를 켜거나 끈다.

극단적인 트랜지스터 게이트 소형화의 최근 발전은 몇 가지 매혹적인 재료에 의존한다. 예를 들어 2016년에 연구자들은 탄소 나노튜브(단일 원자 두께의 탄소 시트를 실린더로 말아 넣은 것)와 이황화 몰리브덴이라는 2D 재료를 사용하여 1나노미터의 게이트 길이를 달성했다. 실리콘은 이황화몰리브덴에서 전류가 더 많은 저항에 부딪히기 때문에 더 나은 반도체이지만 게이트 길이가 5나노미터 미만으로 떨어지면 실리콘 트랜지스터의 게이트를 통해 전자가 누출된다. 이황화 몰리브덴의 자연 저항은 가장 작은 규모에서도 이러한 누출을 방지한다.

이 이전 작업을 바탕으로 가장 최근 연구의 연구원들은 채널 재료와 탄소 기반 게이트로 이황화 몰리브덴을 선택했다. 그러나 지름이 나노미터인 탄소나노튜브 대신에, 그들은 더 작아지는 것처럼 보였다. 나노튜브를 펼치면 그래핀이라는 탄소 원자로 이루어진 시트가 나온다. 그래핀은 모든 종류의 흥미로운 특성을 가지고 있으며 그 중 하나는 우수한 전도성이다. 그래핀 시트의 너비와 길이는 물론 나노튜브 보다 크지만 가장자리는 단일 탄소 원자 두께이다. 팀은 이 속성을 교묘하게 이용했다.

먼저 그들은 기본 구조를 위한 실리콘 층을 깔았다. 그런 다음 화학 기상 증착이라는 그래핀 생산 방법을 사용하여 이산화규소 위에 그래핀 한 장을, 그래핀 위에 산화알루미늄 층을 놓았다. 그래핀을 사이에 두고 있는 산화알루미늄과 이산화규소는 절연체 역할을 하여 트랜지스터의 나머지 부분에서 전기적 특성을 효과적으로 차단한다. 그런 다음 샌드위치 된 재료에 식각하여 집의 계단과 같은 모양의 계단을 만들고 그 과정에서 계단의 수직 벽에 있는 그래핀 시트의 가장자리를 노출시켜 원자적으로 얇은 게이트를 만들었다. 그들은 이 구조를 "측벽 트랜지스터"라고 부른다.

마지막으로, 이 단계에서 팀은 게이트와 채널 사이에 약간의 공간을 추가하기 위해 산화 하프늄 층과 채널을 형성하기 위해 이황화 몰리브덴 층을 깔았다. 그런 다음 그들은 두 개의 금속 전극을 추가했다. 하나는 상단 계단에, 하나는 하단에 소스와 드레인으로 추가했다.

결정적으로, 새로운 기술은 연구원들이 게이트가 작동하도록 하기 위해 그래핀을 정확하게 배치할 필요가 없다. 이것은 탄소 나노튜브를 사용할 때의 큰 도전 중 하나이다. 필요한 위치에 정확히 안착시키는 것은 결코 쉬운 일이 아니다.

더 무어

분명히 하자면, 이 작업은 개념 증명이다. 연구원들은 접근 방식을 의미 있게 확장하지 않았다. 소수의 트랜지스터를 제조하는 것은 칩에서 수십억 개의 칩을 제조하고 랩톱 및 스마트폰에 사용하기 위해 수십억 개의 칩을 완벽하게 만드는 것과 같지 않다. Ren은 또한 이황화몰리브덴과 같은 2D 재료가 여전히 비싸고 대규모로 고품질 재료를 제조하는 것이 도전이라고 지적한다.

게이트 만능 실리콘 트랜지스터와 같은 새로운 기술은 향후 몇 년 안에 노트북이나 휴대폰에 적용될 가능성이 더 높다. 또한 컴퓨터가 기하급수적인 속도로 계속 더 강력해지고 저렴해질 것이라는 무어의 법칙의 결과는 3차원을 사용하여 하나의 구성 요소 위에 구성 요소를 쌓는 것과 같은 아키텍처 변경이나 소프트웨어 조정에 의해 주도될 수도 있다.

그럼에도 불구하고 이 연구는 소형화의 씁쓸한 가장자리를 탐구하고 더 잘 정의하여 아마도 몇 년 동안 깨지지 않을 수 있는 하한을 설정했을 것이다. 또한 칩에서 2D 재료의 가장 바람직한 특성을 활용하는 영리한 방법을 보여준다. 그리고 좀 더 세분화하면 구성 요소의 정확한 위치 지정에 의존하지 않고 이미 일반적인 칩 제조 기술에 의존하는 접근 방식이 어느 정도 확장 가능한 것으로 보인다.

그럼에도 불구하고 상대적으로 짧은 수십 년 동안 전자 부품의 크기를 인치에서 원자로 줄이는 것은 여전히과학 기술의 가장 멋진 트릭 중 하나이다.

이미지 출처: Yulissa Tagle / Unsplash